なぜAIベンチャーがCMOSイメージセンサを作ったのか

お客様の製造工程や課題をより深く理解し、より適切な解決を行うためです。

アイクリスタル株式会社では、プロセスインフォマティクス技術を基盤として、製造工程の理解に基づく最適化や、デジタルツインによるソリューションを顧客に提供しています。

デジタルツインとは、製造工程や装置条件、材料特性、製品特性などをモデル化し、コンピュータ上で現実の製造プロセスを再現する仕組みを指します。例えば実測結果に合わせこんだシミュレーションや機械学習モデルのことです。単なるシミュレーションではなく、実際の製造データや実測結果と対応付けながら更新・検証されることで、現実の製造工程を反映した意思決定や最適化に活用できる点が特徴です。

なお、デジタルツインの定義にはさまざまな考え方がありますが、シミュレーションとの違いを「現実の製造工程や実測結果に基づき、モデルを合わせ込んでいるかどうか」という点に求める考え方もあります。

そのため、実用的なデジタルツインの構築や、製造工程の物理現象に基づいた妥当性のある最適解を導出するには、AIモデルやシミュレーションへの理解だけでなく、実際の製造工程の深い理解や実測に基づく検証が不可欠だと考えています。

これまでアイクリスタルでは、デジタルツインを用いてCMOSイメージセンサ（CIS）の製造工程最適化に取り組み、ノイズ特性を約70％低減する成果を上げてきました¹。こうした取り組みをさらに発展させ、より実用的なデジタルツインを構築するためには、製造工程や素子構造に対する理解を一層深める必要があります。その一環として、CISを試作しました(図1)。

本稿では、2章で説明するCMOSイメージセンサ（CIS）の試作を通じて、製造工程の理解がプロセスインフォマティクスにおいてなぜ重要なのかを示します。その後、3章に試作したCISを題材として、製造工程の全体像や1画素に着目した素子構造を紹介します。

本稿によりアイクリスタルがお客様の製造工程を深く理解して課題解決に取り組む技術会社であることをご理解いただけたら幸いです。

アイクリスタルが取り組むプロセスインフォマティクス(PI)は、製造工程における「どう作るか」を対象とした最適化技術です。その中核には、製造工程や製品品質をモデル化したデジタルツインを構築し、このデジタルツインを用いて高速かつ効率的に試行錯誤を行うことで、製造工程を最適化するという考え方があります。このアプローチにより、従来は試作や実機評価を繰り返すことでしか得られなかった知見を、コンピュータ上で効率的に探索することが可能になります。その結果、これまでにない品質の実現や、試作・評価回数の削減によるコスト低減といった効果が期待できます。

PIやデジタルツインを用いた最適化では、モデルやアルゴリズム以前に、どの変数を扱うか（特徴量）、どの範囲を探索するか（探索空間）、そして結果をどう解釈し次の実験に活かすかといった問題の設計が成果を大きく左右します。ここで必要になるのが製造工程の理解、すなわちドメイン知識です。工程を理解していないと、例えば、実行不能な条件を提案してしまい計算上はもっともらしくても現場で検証できない提案をしてしまう、重要でない変数を変化させた実験を実施することになり実験のリソースを無駄にしてしまうといった失敗につながることがあります。ドメイン知識の利点を本節で紹介します。また、2.2.4では、今回のCIS試作で得た知見をもとに、フォトリソグラフィ工程を例として、最適化の難しさと工程理解が議論や提案に与える影響を具体的に考察します。

製造工程の最適化では、実験条件や実験回数に制約があります。1つの条件を評価するためには、複数の工程と作業を経る必要があります。そのため、最適化は最初から「実験回数」や「現実的に実施可能な条件範囲」を前提に設計する必要があります。実験回数に限りがある場合は、お客様と相談のうえ、最適化の対象とする変数を重要なものに絞り込んで実施する場合があります。その際に、製造工程を理解していないと、適切な議論ができず誤った方向に進んでしまう可能性があります。現実的に実施可能な条件範囲についても、製造工程を理解していることで、そもそも実行できない条件や、製造現場で採用できない条件および試す価値が低い条件を探索空間から除外することができます。これにより、お客様の製造現場で実行可能かつ効果のある最適解の提案が可能になります。製造工程を理解できるアイクリスタルだからこそ適切な最適化が可能になると考えています。

ドメイン知識が重要と言われる大きな理由は、特徴量（モデルに与える説明変数）の質を上げられるからです。製造では、レシピ条件や装置データ、センサが取得し続けるログデータなど多様な情報が得られますが、それらをそのまま使うだけでは十分な精度が得られないことがあります。工程や物理の理解があると、データを現象に沿って解釈し、「比・差分・履歴・時間幅での要約」といった形で意味のある特徴量を作製できます。

特徴量は、熟練した職人が音や手触り、見た目のわずかな違いから品質を見極める際に捉えている変化を、データとして再現可能な形に置き換える試みに近いものだと考えています。熟練した職人の感覚的な違いは、実際には製造工程における物理・化学現象の変化が表れたものであり、職人は経験を通じてその変化を捉えています。一方で、こうした感覚をそのままデータとして扱うことは難しいため、製造工程や物理現象の理解に基づき、それらを説明可能な形で特徴量として設計する必要があります。その上で、再現可能な特徴量として定義し、モデルに組み込むことで、製造工程の物理・化学を適切に反映した予測や最適化を実現することが重要になります。

このように、製造工程においては、物理的意味を持つ指標が重要な特徴量となります。例えば、III-V族半導体の結晶成長では、III族とV族元素の供給量の比であるV/III比が重要な指標として知られています。製造工程や物理現象の理解に基づく特徴量設計により、デジタルツインの精度向上が期待できます。

製造データには、すべての影響要因が明示的な変数として記録されているとは限りません。装置状態、前ロットの履歴、条件設定の背景などは、データ上では見えにくい、あるいはお客様から提供されるデータには含まれない場合があります。

工程理解がないと、こうした要因は「説明できないばらつき」として残り、モデルの解釈や改善が行き詰まります。一方で工程を理解していれば、「装置状態の代理になるログはないか」「履歴を表す特徴量を作れないか」「どの追加データが取れれば切り分けできるか」といった形で、次の打ち手（特徴量・追加データ・実験計画）に落とし込む議論ができます。その結果、モデルの出力が当たった/外れたで終わらず、お客様とともに原因の切り分けや改善施策を検討し、継続的な課題解決につなげることが可能になります。

今回のCIS試作で実際に手を動かして学んだことの一例として、フォトリソグラフィ工程の最適化する場合を仮定して考えます。ここでは、フォトリソグラフィが最適化の対象としてどのような難しさを持つか、また今回の試作を通じて、筆者自身がお客様とより実践的な議論ができるようになったと感じている点について述べます。

フォトリソグラフィは一般に1つの工程として扱われますが、実際にはスピンコートやベークを含む複数の連続工程から構成されています。表1に示すように、それぞれの工程には温度・時間・回転数・薬液やレジストの状態など、多くの変数が関与します。最適化の対象となる変数が増えるほど、必要な実験数は指数関数的に増加します。そのため、限られた実験回数や過去データを前提に、最終的に求めるフォトマスク品質に強く影響すると考えられる変数を選択して最適化を行う必要があります。ここでは、工程や物理的背景に対する理解、すなわちドメイン知識が不可欠です。どの変数を残し、どれを固定するかをお客様と議論する際にも、工程理解があることで、より現実的で踏み込んだ提案が可能になります。一方で工程理解がない場合は、そもそも最適化問題の設定自体を誤る可能性があります。

表1 フォトリソグラフィ工程の概要と関係しうる変数

工程数	工程名	変数
1	ベーク(ウェーハの水分を蒸発させるため)	温度、時間
2	ウェーハのクールダウン	温度、時間
3	薬液の塗布(スピンコート|レジストを塗布しやすくするため)	塗布する量、回転数、時間、薬液の性質(種類、開封後経過時間…)
4	レジスト塗布(スピンコート)	塗布する量、回転数、時間、レジストの性質(開封してからの時間、レジストの温度、レジストの種類…)
5	エッジリンス、裏面リンス	エッジリンスする幅、リンス液の量、回転数
6	プリベーク(レジストの溶媒を蒸発させて固定)	温度、時間
7	露光	光量、露光時間
8	現像	現像液、回転数
9	リンス	リンス液の量、回転数
10	ポストベーク	温度、時間

また、今回の試作を通じて、例えばプリベークやポストベークを、温度条件を変えて複数回実施するケースがあることを学びました。フォトマスクの側壁には、露光波長による定在波の影響で凹凸が生じることがあり、これが問題になる場合があります。このような場合、ポストベークで温度条件を変えて2回行うことで、側壁の凹凸を低減できることがあります。このように、工程条件を変更することで品質を改善できる一方で、工程数の増加によるリードタイムへの影響も生じます。試作を通じて、こうしたトレードオフを踏まえ、「温度条件を変えた2回ベークによって目標パターンの達成を優先するのか」「1回ベークを前提に時間や温度条件を最適化してスループットを維持するのか」といった観点で、お客様と具体的な選択肢を議論できるようになったと感じています。

また、試作を終えた後に、リソグラフィ不具合の低減に関する記事³を偶然目にしました。その元となった論文⁴では、レジストパターンの不具合の原因が、レジスト分子の凝集体が残存することにあると示されています。論文では、ポストベーク温度を95℃から105℃に変更して分子を解きほぐし、さらに現像・リンス条件を最適化して液膜を一定に保つことで、凝集体を残さず除去し、不具合を99%低減できると結論づけています。この内容は、今回の試作を経験していなければ十分に理解できなかったかもしれませんし、そもそもこの記事が目に留まらず読まなかった可能性もあります。

一度、製造工程全体を実際に体験したことで、文献や技術記事に書かれている内容を、実際の工程や作業を思い浮かべながら理解できるようになりました。試作前から半導体プロセスに関する書籍は読んでいましたが、試作後に読み返すと、理解の深さや面白さが大きく変わったと感じています(○○ゼミでやったところだ！！みたいな気持ちです)。製造工程を体験することは、プロセスインフォマティクスを実務で機能させるための重要な基盤になるとともに、お客様との会話においても工程や課題の理解が深まり、より具体的で実践的な議論を行う上で不可欠であると実感しました。

本章では、今回試作したCMOSイメージセンサ（CIS）について、製造工程の全体像と、1画素に着目した素子構造を紹介します。ここまでで、工程理解がPIに重要であることを説明しました。製造工程を理解しようとする姿勢は今回の試作に現れていますが、実際に我々がどの程度、製造工程を理解しているのかを、今回試作したCISを例に具体的に示します。試作は、豊橋技術科学大学 次世代半導体・センサ科学研究所(IRES2)[2]にて実施いたしました。
CISの構造やデバイスに興味がある方は、ぜひ読み進めてください。一方で、技術的な詳細に関心のない方は、次章（おわりに）へ進んでいただいても構いません。

CISは、シリコンウェーハ上に多数の工程を積み重ねて形成される、多層構造の半導体デバイスです。個々の工程はそれぞれ独立しているように見えますが、最終的な素子構造や画素特性は、これらの工程が積み重なった結果として決まります。以下では、CIS製造工程を役割の観点から大きく分類し、工程全体の流れを俯瞰します。

詳細な条件には立ち入りませんが、洗浄、乾燥、フォトリソグラフィ、熱酸化、ウェットエッチング、イオン注入、CVD、RIE、スパッタ、ダイシング、ワイヤーボンディングなどの工程を1工程ずつ手作業に近い形で実施しました。

その後、CISが動作するかどうかや回路のテストも実施しました。

製造は4インチのSiウェーハを基板から開始しました。後の工程で形成される素子構造の基礎となる下地を準備します。今回はn型Si基板にp型のウェルを形成してpウェルの中にn型MOSFETを用いた画素を作製しました。

次に、画素を構成する主要な素子を形成しました。CISでは、光を電荷に変換するフォトダイオードと、信号の転送や読み出しを担うMOS構造が配置されます。

素子形成後、各層を電気的に分離し、次の工程へとつなぐための絶縁膜を形成しました。CISではこの工程が繰り返され、複数の層が積み重なった立体的な構造が作られていきます。この積層構造が、後に形状の凹凸や段差として現れます。

形成された素子同士や外部回路を接続するため、金属配線を形成しました。

前工程によりウェーハ上に形成されたCISは、後工程において個々のチップへと分割され、外部回路と電気的に接続されます。ダイシング工程ではウェーハがチップ単位に切り出され、ワイヤーボンディング工程では電極パッドと外部端子が接続されます。これらの工程を経ることで、ウェーハ上で完成していた構造がデバイスとして成立し、動作確認や評価が可能な状態となります。

教科書や講義では、図2のようなMOSFETの断面図は説明されるので、ゲート酸化膜、ゲート、ソース・ドレインといった構成要素は、半導体デバイスを学んだ多くの人にとって馴染みのあるものだと思います。

一方で、実際のCISデバイスがウェーハ上でどのような形状・配置をしているのか、その中で「どこがゲートで、どこがソース・ドレインなのか」、さらには「どの層が重なって凸になり、どこがエッチング等で凹なのか」までを具体的にイメージできる人は多くありません。特に、実際にデバイスを製造した経験がない場合、断面図で理解していた素子構造と、実物のレイアウトや形状とを結び付けることは容易ではありません。

本章では、1画素に着目し、教科書的なMOS構造の理解を出発点としながら、実際のウェーハ上に形成されたCIS画素の配置や形状を対応付けて説明します。具体的には、実デバイスでどこがゲートに相当するのか、どこがソース・ドレインとして機能しているのか、また、後述するリセットゲートフローティングディフュージョン（FD）が画素内のどこに配置されているのかを、凹凸構造や層構成とあわせて見ていきます。

CISの一つの画素の回路は図3のように描かれます。

まず、図3中央のフローティングディフュージョン（FD）について説明します。

FDとは、CMOSイメージセンサの画素内で、フォトダイオードに蓄積された電荷を一時的に受け取り、その量を電位として表現するための拡散領域です。FDは、読み出しのタイミング以外では電源や基準電位から切り離されており、電荷量に応じて電位が自由に変化する状態にあります。この「浮いた」状態にある拡散領域であることから、フローティングディフュージョンと呼ばれています。

改めて図3を説明します。

フォトダイオードが入射した光を吸収して電子を生成し、光量に応じた電荷を蓄積します。その後、リセットゲートをオンにすると、FDの電位が初期電位にリセットされ、リセットゲートの両側の電位が等しくなります。その後、リセットゲートはオフにして、読出しゲートをオンにすると、フォトダイオードに蓄積されていた電荷がFDへ転送されます。このとき、転送された電荷量に応じてFDの電位が変化します。このFDの電位は、増幅MOSのゲートに直接入力されます。増幅MOSでは、ゲート電位が高いほど、MOSがより導通しやすい状態になります。その結果、VDDによってバイアスされた増幅MOSの出力側では、FDの電位変化に応じた電圧が現れます(ソースフォロワ)。つまり、FDに蓄えられた電荷量が、増幅MOSを介して電圧信号として取り出されることで、画素が受け取った光量を電圧として読み出すことができます。この電圧は、行選択トランジスタがオンになっている間、列信号線へ出力されます。

どの行、どの列の画素を読み出すかを順次変更していくことで、撮像が可能になります。

本節では、1画素の構造を「表面の凹凸」という観点から説明します。

半導体デバイスにおける表面の凹凸は、どの位置にどの材料・層がどの順序で形成されているかを反映したものです。すなわち、凹凸を正しく理解できるということは、デバイスの層構造と製造工程を対応付けて理解できていることを意味します。
このような構造理解があることで、「どの工程条件がどの構造に影響し、それが最終的なデバイス特性にどう影響するか」を結び付けて考えることが可能になります。その結果、最適化においてどのパラメータを変数として扱うべきか、どの範囲を探索すべきかを、物理的な妥当性に基づいて設計できるようになります。
以下では、1画素の構造を具体的に見ながら、層構造と凹凸の関係について説明します。

1画素のデバイス表面の例を図4に示します。

図4 CISのデバイスの表面
(実際に作製したデバイスとは異なります)

図4は、実際に作製した構造をそのまま示したものではなく、図3の回路構成との対応関係を分かりやすくするために一部改変した図です。そのため、必ずしも効率的なレイアウトにはなっていません。

図3の回路は、デバイス表面では図4のような配置になります。以下では、図4および図5を用いて、1画素の構造と凹凸の関係について説明します。

緑色のpoly-Si（多結晶Si）とオレンジ色の領域が交差している箇所がゲートです。ゲートの両端にある電極（右上のリセットゲートが分かりやすい例です）が、ソースまたはドレインに相当します。このゲート部では、下からSi基板、ゲート酸化膜、poly-Si、層間絶縁膜が積み重なった構造になっています。

図4で最も凹んでいる（層数が少ない）領域は、オレンジ色で示した部分です。この領域では、下からSi基板、ゲート酸化膜、層間絶縁膜のみが存在しており、poly-Siや金属電極は形成されていません。

一方で、図4で最も凸になっている（層が多く積層されている）領域は、灰色の金属電極と緑色のpoly-Siが交差している部分です。この領域では、Si基板、酸化膜、poly-Si電極、層間絶縁膜、金属電極が重なっており、最も厚い構造となっています。

オレンジ色の領域上で層間絶縁膜に穴が開いている箇所では、Si基板上に直接金属電極が形成されています。そのため、周囲と比べて凹んだ形状になります。

また、図4でFDと示した場所近傍の層間絶縁膜の穴(灰色の四角)は、poly-Si電極と金属電極を接続するコンタクトです。この部分では、Si基板、酸化膜、poly-Si、金属電極が積層されています。

図中で最表面に現れているのは、金属電極または層間絶縁膜です。灰色で示した領域が金属電極であり、それ以外の明記していない部分は層間絶縁膜が最表面に存在しています。

図5にLLMに図4と凹凸の説明を読み込ませて生成させた表面の凹凸の図を示します。厳密には正しくない箇所もあるのですが、凹凸をイメージしていただくのに良いと思います。

本章では、1画素の構造と、それによって生じる凹凸の関係を具体的に見てきました。こうした対応関係を理解することで、回路図だけでは捉えにくい実際の製造プロセスと物理構造のつながりを、より具体的に捉えることができます。こうした理解は、工程条件と構造・特性の関係を考える出発点となり、PIにおける仮説立案や条件設計にもつながります。

本稿では、CMOSイメージセンサ（CIS）の試作を通じて、製造工程の理解がプロセスインフォマティクスやデジタルツインにおいてなぜ重要なのかを示しました。

実際に試作を行うことで、半導体の製造工程の全体像を理解できました。

我々は、プロセスインフォマティクス技術を通じて、顧客の製造工程や課題に深く入り込み、最適化やデジタルツイン構築を通して製造業の課題を解決してきました。今回のように実際に手を動かして試作することや、お客様の製造工程に入り込んで理解することで、現実の製造現場で本当に使えるモデルの構築や使える最適解を提案でき、課題解決に貢献できると考えています。今後も、深い工程理解に基づいた製造工程の最適化に取り組んでいきます。

謝辞

本試作は、豊橋技術科学大学 次世代半導体・センサ科学研究所(IRES²)のLSI工場にて実施いたしました。関係者の皆様にこの場をお借りしてお礼申し上げます。大学の施設で数少ないCMOSを製造できる設備を、博士号を持つ技術職員の方々が管理しておられる充実した環境でした⁶。

1. デジタルツインによるプロセス全体最適化で半導体CISノイズ70%低減！, アイクリスタル株式会社 (2025). https://aixtal.com/news/20250905metafactory/ ↩︎
2. 豊橋技術科学大学 次世代半導体・センサ科学研究所(IRES²) https://www.eiiris.tut.ac.jp/ ↩︎
3. 中国、半導体製造で大きな進展：リソグラフィ欠陥を99%削減する新技術を発表 | XenoSpectrum , https://xenospectrum.com/china-makes-major-breakthrough-in-semiconductor-manufacturing-announces-new-technology-reducing-lithography-defects-by-99/ ↩︎
4. L. Zheng et al., Nature Communications, 16, 8671 (2025). https://doi.org/10.1038/s41467-025-63689-4 ↩︎
5. 米本 和也、 改訂 CCD/CMOSイメージセンサの基礎と応用、 CQ出版、 2018年 ↩︎
6. ここがスゴイ！次世代半導体・センサ科学研究所（IRES²）https://www.tut.ac.jp/tempaku/202408/01/ ↩︎